module ClockDivider(
    input clk,          // 输入时钟信号
    input reset,        // 复位信号
);

    reg [31:0] clock_divider = 32'd0;//需要足够的比特位来计算1秒对应的时钟周期数

    // 时钟分频，产生1秒的脉冲
    wire one_second_pulse;
    assign one_second_pulse = (clock_divider == 32'd99_999_999);

    always @(posedge clk or posedge reset) begin
        if (reset) begin
            // 同步复位时钟分频计数器
            clock_divider <= 32'd0;
        end else if (one_second_pulse) begin
            // 达到设定的分频值，产生一个脉冲
            clock_divider <= 32'd0; // 重置计数器
        end else begin
            // 否则，计数器继续计数
            clock_divider <= clock_divider + 32'd1;
        end
    end

endmodule